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サムスン、ゲートピッチ42nmの3D積層ロジックトランジスタを業界初公開
韓国サムスン電子の半導体研究センターは17日、6月14日から18日にかけて開催された「2026年超大規模集積回路（VLSI）技術シンポジウム」で、「先進ロジック応用向けに三層積層ナノシートチャネルを採用した、ゲートピッチ42nmの3D積層電界効果トランジスタの初実証」と題する研究論文を発表した。
同論文は1000件を超える投稿の中から選ばれ、10点満点中8.29点という最高評価スコアで最優秀論文賞を受賞し、2026年VLSIテクノロジーのハイライトの一つに選出された。
トランジスタアーキテクチャの進化は、平面トランジスタ（Planar FET）からフィン型電界効果トランジスタ（FinFET）、そして環状ゲート（GAA）構造へと三世代にわたる変革を経てきた。各世代は電流制御の精度を向上させてきたが、ロジックチップが単位面積当たりのトランジスタ密度に対する要求を高め続けるなか、従来の二次元平面レイアウトは物理的限界に直面している。トランジスタの横方向間隔を圧縮し続けると、薄い絶縁層に漏れ電流の干渉が生じ、最終的には電流を遮断できなくなる。
この課題への次の対応策は、トランジスタの配置を二次元平面から垂直方向へと拡張することだ。3D積層FET（3D Stacked FET）は、従来は同一平面に並べて配置していたn型とp型のトランジスタを上下に垂直積層し、同じパッケージサイズ内により多くのトランジスタを集積する。サムスンは、この垂直統合の概念はNANDフラッシュのV-NANDとDRAMのHBMですでに実証されており、今回がロジック半導体領域での初の実現だと指摘している。
サムスンのロジック技術開発チームリーダーのYoungchai Jung氏は「これはかつて一戸建て住宅が立ち並んでいた地域が、次第に多層複合用途ビルへと変わっていくようなものだ。二つのデバイスを並べて配置するのではなく、積み重ねることで、限られた面積をより効率的に活用している」と例えた。
今回サムスンが発表した技術成果には複数の業界初が含まれる。ゲートピッチ42nmについては、ゲートピッチとは隣接するトランジスタのゲート間の距離を指し、これまで業界で公開されていた最小ゲートピッチは48nmだった。サムスンの研究チームはこれを42nmまで縮小し、新たな業界記録を打ち立てた。これはより小さい設置面積により多くのトランジスタを配置できることを意味する。上下トランジスタへの三層積層ナノシートチャネルの採用については、n型とp型のトランジスタの双方において三層積層ナノシートチャネルの垂直統合（3/3積層）を実現した。複数のナノシートチャネルを積層することで、高度にコンパクトなデバイスサイズ内においても有効なチャネル幅を維持し、十分な電流駆動能力を確保している。
中間誘電体分離層（MDI）については、上下のトランジスタが極めて近接しているため、不要な電気的相互作用を防ぐ専用の分離構造が必要だ。MDIは上下トランジスタを分ける重要な境界として機能し、各デバイスのゲートスタック構造形成のための構造的基準を提供する。研究チームは三種類の異なるゲルマニウム含有量を持つエピタキシャル層を用いてMDIを精密に形成し、垂直ゲートパターニングに必要なエッチングマージンを収容するのに十分な厚みを確保した。
RBC直接垂直接続については、サムスンが初めてRBC（RX限定コンタクト）構造を用いて上下トランジスタを直接接続した。従来の「C」字型の迂回接続方式と比べ、RBCは「I」字型で直接垂直に貫通する構造であり、より深く狭い空間でのエッチングと充填が必要となるため、プロセスの複雑度が大幅に増している。研究チームは四回の実験を経て最適なプロセスを確定した。
3D積層FETの実現には三つの核心的な課題の克服が必要だった。電流経路については、三層積層ナノシートチャネル設計により、面積を縮小しながら十分な電流搬送能力を維持した。チャネルはトランジスタ内で電流が流れる経路であり、幅が不十分だとデバイス性能が制限される。チャネル品質の均一性については、研究チームがナノシートのエピタキシャル成長プロセスを精密に最適化し、新たなエピタキシャル成長技術によりクロスハッチ欠陥を低減し、多層積層構造において高度に均一かつ欠陥のないナノシートチャネルを実現した。均一なチャネル寸法と高い結晶品質は安定した電流伝達に不可欠だ。上下トランジスタの電気的分離については、MDI層によって上下トランジスタの精密な分離を実現した。MDI層が薄すぎたり位置が不適切だったりすると上下トランジスタ間で電気的結合が生じる可能性があり、逆に厚すぎたり不均一だったりするとゲート構造の形成に影響する。
研究チームは42nmゲートピッチの3D積層FETにおけるn型とp型トランジスタの電流制御特性を実証した。テスト結果では、デバイスのサブスレッショルドスウィング（SS）が急峻であり、n型とp型FETのSSはそれぞれ75mV/decと73mV/decで、10の7乗を超える高いオン/オフ比を示した。ウエハー上の複数のデバイスの電気特性を比較することでデバイスの均一性を評価した。これは実際のチップ製造において数百万から数十億個のトランジスタが一貫した性能を示すことに依存するため、半導体製造の重要な要件だ。
サムスンはこの技術がAIおよび高性能コンピューティング（HPC）向けの次世代ロジックチップに応用されると予測している。研究チームは、垂直積層構造により同面積内のトランジスタ数を倍増させることができ、理論上は消費電力効率を2倍に、性能を最大100%向上させることができると述べている。これは従来プロセスの各世代ノードにおける約15%の性能向上幅と鮮明な対比をなす。
サムスン電子半導体研究所の上級研究員Hwang Dong-hoon氏は「この構造はAI時代における顧客のより小さい面積、より低い消費電力、より高い性能への要求を実現するのに非常に適している」と指摘した。
研究チームはこの成果を実際の製品化への出発点と位置付けている。サムスンのロジック技術開発チームの専門家WookHyun Kwon氏は「私たちはすでに『レンガ』の製造に成功した。次は柱と骨組みを加えて機能的な建物を建てる必要がある」と述べた。次のステップはリングオシレーター（動作の完全性を検証するためのテスト回路）とSRAMモジュール（高速一時記憶回路）の構築だ。これらの回路レベルの構成要素の実証に成功することで、実際のチップ製造に向けた次の一歩を踏み出すことになる。
サムスンは、3D積層FETはGAA技術の代替ではなく、第三の次元への進化だと強調している。GAAアーキテクチャの多層ナノシートチャネルが垂直積層の技術的基盤を提供しており、3D積層FETはGAAプラットフォームの三次元への延伸における次の進化段階と見なすことができる。
