長シン存儲、4F² DRAMアーキテクチャーで重要な進展

中国のDRAM大手である長シン存儲（CXMT）は9～10日、上海市で開催された「第4回集積回路・チップレット大会」で、DRAMデバイス、4F²アーキテクチャー、ハイブリッドボンディングなどに関する技術開発の進捗を説明した。同社曹堪宇社長は、2026年末までに次世代DDR5 RDIMM製品を投入する見通しも明らかにした。

4F²アーキテクチャーの中核となるのは、長シン存儲が独自開発したVSG（Vertical Surrounded Gate、垂直全周ゲート）トランジスターだ。このデバイスは、チャネルを垂直に立て、その周囲をゲートで完全に取り囲む構造を採用している。電流は垂直方向に流れ、ゲートによる電子の制御は従来の「片側」から「全周」へと変わる。これによりゲートの制御能力が大幅に高まり、DRAMの微細化を阻む二つの主要課題であるリーク電流と短チャネル効果に対応する。トランジスターを垂直に配置することで、セルが平面上で占める面積も圧縮でき、メモリ密度を高める余地が生まれる。

6F²から4F²への移行は、従来工程に部分的な改良を加えるだけでは実現できない。この移行の本質は、トランジスターのチャネルを水平配置から垂直配置へ転換することにある。6F²時代の設計や製造工程を、そのまま完全に流用することは難しい。

曹氏によると、長シン存儲は研究開発の過程で、ワード線の金属化、ビット線の形成、接合部の活性化など主要工程の開発に取り組み、性能と消費電力の最適なバランスを実現するため、製造工程全体を再構築した。

同社の特許と論文の蓄積からも、研究開発の深さがうかがえる。長鑫科技は設立当初から4F²技術の研究と特許取得を進め、公開特許ファミリーは300件を超える。これは国内外のメーカーの中でも多い水準だという。同社は2021年に中国本土で初となる4F²アーキテクチャー関連論文を発表し、2023年と2025年にも研究開発の進展を相次いで公表している。

ハイブリッドボンディング分野では、2019年から独自開発を進めており、公開特許数は世界上位10社に入るとされる。2025年には国際固体素子・材料・デバイス会議（IEDM）で、多層水平セルを積層したDRAMアーキテクチャーの成果を発表した。

さらに、12インチウエハー上でDRAMウエハーとCMOSウエハーをボンディングする実験にも初めて成功した。これは、メモリーアレイとCMOS工程を分離し、ウエハーレベルのハイブリッドボンディングによって高速接続する技術だ。従来の一体型製造で生じていた、メモリーアレイと周辺回路が互いに制約し合う問題を解決する鍵となる。

今回の講演では、DDR5 RDIMMの具体的な仕様や正確な発売時期は示されなかった。長シン存儲が第1世代の4F²製品をサーバー向けRDIMMに投入する場合、同社は最も厳しい市場で実力を試すことになる。サーバー向けメモリーには、24時間365日の連続稼働、通電状態でのホットスワップによる電圧変動への耐性、異なるメーカー・世代のCPUやマザーボードとの数百項目に及ぶ互換性試験への対応が求められる。さらに、高速伝送時に、比較的長いモジュール配線上で信号が減衰したり、誤りが発生したりしないことも必要となる。

4F²とは

DRAMのメモリーセルは、1個のトランジスターと1個のキャパシター（1T1C）で構成される。Fは、露光工程で実現できる最小の特徴寸法を示し、セル面積はその最小寸法の2乗に対する倍率で表される。

現在の業界標準である6F²アーキテクチャーは2007年から使われている。4F²ではセル面積が4F²となり、6F²セルの約3分の2に縮小される。理論上は、Fの寸法自体を縮小しなくても、メモリー密度を約30％高められる。

半導体調査会社SemiAnalysisは、4F²が1ビットセルにおける理論上の限界だと指摘している。配線と間隔の最小周期が2Fであるため、セル面積は4F²を下回ることができない。ここまで到達すると、水平方向の微細化はほぼ限界に達する。

4F²を実現する鍵は、垂直チャネル型トランジスターにある。トランジスターと、ビット線・キャパシターにつながるすべてのコンタクトをセルの占有面積内に収めなければならない。そのためにはトランジスターを「立て」、チャネルの断面積を約1Fまで縮小する必要がある。これにより、チャネル長を維持しながら微細化を進められる。

ただし、製造の難易度は大幅に高まる。垂直構造のエピタキシャル成長、新たなゲート絶縁膜材料、スイッチング速度ではなく電荷保持に適したドーピングプロファイルなど、個々の工程が新たな課題となる。

さらに難しいのが、メモリーアレイと周辺回路の工程互換性だ。メモリーアレイ内の垂直トランジスターには、専用のエピタキシャル技術と精密なドーピング制御が必要となる。一方、周辺ロジック回路は、高誘電率の金属ゲートやひずみシリコンチャネルなど、先端ロジック工程に依存している。両者を同一ウエハー上で一体化すると、互いに妥協せざるを得ず、4F²による密度向上の効果が相殺される可能性がある。

実際、初期の4F²構想は、2次元トランジスターの構造改革に重点を置いていたため、この問題に直面して一時停滞した。高周波信号経路上のビット線トランジスターをメモリーアレイと同じ工程で製造せざるを得ず、応答速度が遅く、寄生抵抗も高かったため、性能で6F²に及ばなかった。

長鑫科技が示す解決策は、3次元構造への移行だ。DRAMとCMOSの工程を分離し、ウエハーレベルのハイブリッドボンディングで高速接続することで、ロジック性能とメモリーセル密度を独立して最適化する。

メモリー業界の競争ペースを変える可能性

長鑫科技が年末の製品出荷を予定通り実現すれば、業界の世代交代のスケジュールを約2年前倒しすることになる。韓国サムスン電子とSKハイニックスはいずれも、2028年前後の4F²アーキテクチャー導入を目指している。サムスンはすでに、4F²とVCTを組み合わせた動作可能なチップを製造している。SKハイニックスは、High-NA EUVの導入と並行して開発を進めている。一方、米メモリ大手のMicron Technology（マイクロン・テクノロジー）は現時点で明確な導入時期を示していない。このため、長鑫科技は単に競合に追随するだけでなく、アーキテクチャーの世代交代で初めて先行する可能性がある。

商業的な意味も明確だ。業界の試算によると、4F²によって1チップ当たりのメモリー密度は30～50％向上し、容量当たりのコストと消費電力を同時に低減できる。また、このアーキテクチャーでは、特徴寸法を1～2世代分後退させても密度を維持できる可能性がある。そのため、最先端露光装置への依存を大幅に下げられる。先端露光装置の調達に制約があるメーカーにとって、4F²はEUVの壁を回避しながら密度競争に参加するルートとなる。

米SemiAnalysisは以前、存儲が2023年末に公開した18ナノメートル（nm）世代のDRAMで、すでに垂直チャネル型トランジスターに基づく4F²レイアウトを採用していたと分析している。大手3社がF寸法の縮小によって6F²を維持できた時期に、長鑫科技はより積極的なアーキテクチャー転換を選んだ。これは、製造プロセスの追い上げを迫られる同社が、構造革新によって突破口を見いだそうとする姿勢を示している。

導入のタイミングも重要だ。長シン存儲は、AI需要によって形成されたメモリのスーパーサイクルを捉えようとしている。

大手3社が生産能力をHBM（高帯域幅メモリ）やサーバー向けメモリへ継続的に振り向けるなか、従来型DRAMの契約価格は2026年第1四半期に前四半期比93～98％上昇した。台湾の調査会社TrendForceは、2026年の世界DRAM市場の生産額が6,187億ドルに達すると予測している。供給不足とアーキテクチャーの世代交代が重なることで、4F²を採用したRDIMMには、導入を進める好機が生まれている。

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